Question

Observe o código abaixo:

module abcd (input clk_i, output [25:0] data_o);

reg [31:0] data_o = 0;

always @(posedge clk_i) begin

data_o <= data_o + 1’b1;

end

endmodule

Podemos afirmar:

Com relação ao código acima, analise as afirmativas abaixo:

I. O código corresponde a um somador de tamanho 32 bits;

II. A variável data_o e clk_i foram inicializadas com zero no processo;

III. A variável data_o é atualizada a cada descida do relógio e possui tamanho 31 bits;

IV. A variável data_o é incrementada um bit a cada subida do relógio;

V. A variável clk_i é do tipo wire;

É correto afirmar:

Escolha uma:
a. A alternativa I e IV estão corretas;
b. Apenas as Alternativas II e III são corretas;
c. Apenas as alternativas I e II são corretas;
d. Somente a alternativa I é a correta;
e. Somente a alternativa IV é a correta;

Answer 1

A alternativa I e IV estão corretas;